利用verilog HDL实现8线-3线编码器

下面是一个利用 Verilog HDL 实现 8 线-3 线编码器的例子：

module encoder_8to3(input [7:0] in, output reg [2:0] out);

always @*
   case(in)
      8'b00000001: out = 3'b000;
      8'b00000010: out = 3'b001;
      8'b00000100: out = 3'b010;
      8'b00001000: out = 3'b011;
      8'b00010000: out = 3'b100;
      8'b00100000: out = 3'b101;
      8'b01000000: out = 3'b110;
      8'b10000000: out = 3'b111;
      default: out = 3'b000;
   endcase

endmodule

该模块接受一个 8 位输入 `in`，并输出一个 3 位编码 `out`。根据输入值的不同，编码器会将其转换为相应的 3 位输出值。如果输入值不在定义的范围内，则输出默认值 000。