编写一个8线-3线编码器Verilog代码

下面是一个用Verilog-HDL语言编写的8线-3线优先编码器的示例代码：

module priority_encoder_8to3 (
  input [7:0] in,
  output [2:0] out
);

  reg [2:0] priority;

  always @(*)
  begin
    case(in)
      8'b00000001: priority = 3'b000;
      8'b00000010: priority = 3'b001;
      8'b00000100: priority = 3'b010;
      8'b00001000: priority = 3'b011;
      8'b00010000: priority = 3'b100;
      8'b00100000: priority = 3'b101;
      8'b01000000: priority = 3'b110;
      8'b10000000: priority = 3'b111;
      default: priority = 3'b000; // 默认情况下，输出为0
    endcase
  end

  assign out = priority;

endmodule

以上代码中，`in` 是一个8位输入信号，`out` 是一个3位输出信号。根据输入信号的优先级，编码器将对应位置的输出置为1。如果没有输入信号被激活，则输出为全零。请注意，在默认情况下，输出被设置为全零，这意味着当输入没有被激活时，输出将始终为0。