使用 modelsim 软件设计 4 线-16 线译码器。用 verilog 语言编写模块代码、测试代码，

好的，下面是 Verilog 代码：

module decoder_4to16(input [3:0] in, output reg [15:0] out);

always @(*)
begin
    case(in)
        4'b0000: out = 16'b0000000000000001;
        4'b0001: out = 16'b0000000000000010;
        4'b0010: out = 16'b0000000000000100;
        4'b0011: out = 16'b0000000000001000;
        4'b0100: out = 16'b0000000000010000;
        4'b0101: out = 16'b0000000000100000;
        4'b0110: out = 16'b0000000001000000;
        4'b0111: out = 16'b0000000010000000;
        4'b1000: out = 16'b0000000100000000;
        4'b1001: out = 16'b0000001000000000;
        4'b1010: out = 16'b0000010000000000;
        4'b1011: out = 16'b0000100000000000;
        4'b1100: out = 16'b0001000000000000;
        4'b1101: out = 16'b0010000000000000;
        4'b1110: out = 16'b0100000000000000;
        4'b1111: out = 16'b1000000000000000;
        default: out = 16'h0000;
    endcase
end

endmodule

以上代码实现了一个 4 线-16 线译码器，输入 `in` 是 4 位二进制数，输出 `out` 是 16 位二进制数。根据输入的不同二进制数，输出对应的二进制编码。

以下是测试代码：

module decoder_4to16_tb();

reg [3:0] in;
wire [15:0] out;

decoder_4to16 dut(.in(in), .out(out));

initial begin
    $monitor("in=%b, out=%b", in, out);
    in = 4'b0000;
    #10 in = 4'b0001;
    #10 in = 4'b0010;
    #10 in = 4'b0011;
    #10 in = 4'b0100;
    #10 in = 4'b0101;
    #10 in = 4'b0110;
    #10 in = 4'b0111;
    #10 in = 4'b1000;
    #10 in = 4'b1001;
    #10 in = 4'b1010;
    #10 in = 4'b1011;
    #10 in = 4'b1100;
    #10 in = 4'b1101;
    #10 in = 4'b1110;
    #10 in = 4'b1111;
    #10 $finish;
end

endmodule

以上测试代码通过模块实例化译码器，并且提供了一个 4 位二进制数的输入信号，每次改变输入信号的值后等待 10 个时间单位，然后打印出输入和输出的值。当输入完所有 16 种可能的二进制数后，终止仿真。

你可以使用 ModelSim 软件来编译和运行以上代码。