verilog对寄存器数组赋初值

在 Verilog 中，可以使用初始化列表来为寄存器数组赋初值。下面是一个示例：

module reg_array_example;
  reg [7:0] reg_array [0:3]; // 定义一个 4 个元素的 8 位寄存器数组

  initial begin
    // 使用初始化列表为寄存器数组赋初值
    reg_array = '{8'h11, 8'h22, 8'h33, 8'h44};
    
    // 打印寄存器数组的值
    for (int i = 0; i < 4; i = i + 1) begin
      $display("reg_array[%0d] = %h", i, reg_array[i]);
    end
  end
endmodule

在上述示例中，我们定义了一个包含 4 个元素的 8 位寄存器数组 `reg_array`。在 `initial` 块中，我们使用初始化列表 `{8'h11, 8'h22, 8'h33, 8'h44}` 为寄存器数组赋予了初值。然后，通过使用 `for` 循环，我们打印了每个元素的值。

当你运行这个示例时，输出将会是：

reg_array[0] = 11
reg_array[1] = 22
reg_array[2] = 33
reg_array[3] = 44

这样就完成了对寄存器数组的初值赋值。