verilog 对寄存器数组赋初值

在 Verilog 中，可以使用“{ }”语法来为寄存器数组赋初值。例如，以下代码定义了一个4个元素的寄存器数组，并将其初始化为0、1、2、3：

reg [7:0] reg_array [0:3] = '{8'h00, 8'h01, 8'h02, 8'h03};

需要注意的是，数组元素数量和初值数量必须一致，且初值的位宽应该与数组元素位宽相同。