verilog数组赋初值

在 Verilog 中，可以使用“{}”符号来初始化数组。下面是一个例子：

module example();

  reg [7:0] my_array [0:3];

  initial begin
    my_array = '{8'h00, 8'h11, 8'h22, 8'h33}; // 使用“{}”符号初始化数组
  end

endmodule

在上面的例子中，我们定义了一个 4 个元素的数组 my_array，每个元素都是 8 位的。在 initial 块中，我们使用“{}”符号来初始化 my_array 数组，给它的每个元素一个初值。请注意，初始化值的数量必须等于数组的大小。如果有多余的值，它们将被忽略。如果有不足的值，则其余元素将被初始化为零。

另外，如果要初始化一个多维数组，可以像下面这样使用“{}”符号：

module example();

  reg [7:0] my_array [0:3][0:1];

  initial begin
    my_array = '{ '{8'h00, 8'h11}, '{8'h22, 8'h33}, '{8'h44, 8'h55}, '{8'h66, 8'h77} };
  end

endmodule

在上面的例子中，我们定义了一个 4×2 的二维数组 my_array，每个元素都是 8 位的。在 initial 块中，我们使用“{}”符号来初始化 my_array 数组，给它的每个元素一个初值。请注意，初始化值的数量必须等于数组的大小。嵌套的“{}”符号用于初始化二维数组中的每个元素。