编写八线三线编码器及其激励

根据提供的引用内容，FPGA是一种半定制电路，可以通过硬件描述语言（Verilog或VHDL）进行电路设计，并可以经过简单的综合与布局，快速的烧录至FPGA上进行测试。因此，可以使用Verilog或VHDL编写八线三线编码器及其激励。

以下是使用Verilog编写八线三线编码器及其激励的示例代码：

// 八线三线编码器
module encoder_8to3(input [7:0] in, output reg [2:0] out);

always @ (in) begin
    case (in)
        8'b00000001: out = 3'b000;
        8'b00000010: out = 3'b001;
        8'b00000100: out = 3'b010;
        8'b00001000: out = 3'b011;
        8'b00010000: out = 3'b100;
        8'b00100000: out = 3'b101;
        8'b01000000: out = 3'b110;
        8'b10000000: out = 3'b111;
        default: out = 3'b000;
    endcase
end

endmodule

// 八线三线编码器激励
module encoder_8to3_tb;

reg [7:0] in;
wire [2:0] out;

encoder_8to3 dut(in, out);

initial begin
    $monitor("in=%b, out=%b", in, out);
    in = 8'b00000001;
    #10 in = 8'b00000010;
    #10 in = 8'b00000100;
    #10 in = 8'b00001000;
    #10 in = 8'b00010000;
    #10 in = 8'b00100000;
    #10 in = 8'b01000000;
    #10 in = 8'b10000000;
    #10 $finish;
end

endmodule

以上代码中，`encoder_8to3`模块实现了八线三线编码器的功能，`encoder_8to3_tb`模块实现了对`encoder_8to3`模块的测试。在测试中，通过改变`in`的值，可以观察到`out`的变化。