用verilog语言设计一个基于FPGA的计时秒表，在七段数码管上显示所计的时间，计时和显示的精度为0.01秒的电路

首先，我们需要明确这个计时器的功能和设计要求。

功能要求：

1. 记录时间，精度为0.01秒。
2. 可以启动、暂停、清零计时器。
3. 显示计时结果。

设计要求：

1. 使用FPGA实现。
2. 使用七段数码管显示计时结果。

根据以上要求，我们可以设计如下的计时器电路：


其中，时钟信号 clk 为计时器的时钟信号，计时单位为0.01秒。启动、暂停、清零信号分别为 start、pause、reset。

计时器部分采用一个计数器实现，每当 clk 上升沿到来时，计数器加1。同时，当 start 信号为高电平时，计数器开始工作；当 pause 信号为高电平时，计数器暂停工作；当 reset 信号为高电平时，计数器清零。计数器的值会被存储在一个 Register 中。

七段数码管的控制采用了分频器和译码器的方式。分频器将计时器的时钟信号分频，得到一个低速的时钟信号，用于控制七段数码管的显示。译码器将 Register 中的计数器数值转换成对应的七段码，然后通过数码管显示出来。

根据以上的设计，我们就可以使用 verilog 语言来实现这个计时器了。具体代码如下：

module stopwatch(
    input clk,       // 时钟信号
    input start,     // 启动信号
    input pause,     // 暂停信号
    input reset,     // 清零信号
    output reg [6:0] seg // 七段数码管显示信号
);

reg [23:0] count;   // 计数器
reg [23:0] reg;     // 存储计数器数值
reg [2:0]  state;   // 状态机状态

// 状态机定义
parameter IDLE = 3'b000;    // 空闲状态
parameter RUN = 3'b001;     // 运行状态
parameter PAUSE = 3'b010;   // 暂停状态
parameter RESET = 3'b100;   // 清零状态

// 时钟分频器
reg [23:0] div;
always @(posedge clk) begin
    if(state == IDLE || state == RESET)
        div <= 0;
    else
        div <= div + 1;
end

// 状态机
always @(*) begin
    case(state)
        IDLE: begin
            if(start) begin
                state <= RUN;
                reg <= count;
            end else
                state <= IDLE;
        end
        RUN: begin
            if(pause) begin
                state <= PAUSE;
                reg <= count;
            end else if(reset) begin
                state <= RESET;
            end else begin
                state <= RUN;
                count <= count + 1;
            end
        end
        PAUSE: begin
            if(pause) begin
                state <= RUN;
                count <= reg;
            end else if(reset) begin
                state <= RESET;
            end else begin
                state <= PAUSE;
                reg <= count;
            end
        end
        RESET: begin
            if(!reset) begin
                state <= IDLE;
                count <= 0;
            end else begin
                state <= RESET;
                reg <= 0;
            end
        end
    endcase
end

// 七段数码管译码器
always @(posedge clk) begin
    case(count[23:0])
        0: seg <= 7'b1000000;
        1: seg <= 7'b1111001;
        2: seg <= 7'b0100100;
        3: seg <= 7'b0110000;
        4: seg <= 7'b0011001;
        5: seg <= 7'b0010010;
        6: seg <= 7'b0000010;
        7: seg <= 7'b1111000;
        8: seg <= 7'b0000000;
        9: seg <= 7'b0011000;
        default: seg <= 7'b1111111;
    endcase
end

endmodule

以上代码中，我们使用了一个状态机来控制计时器的状态。其中，状态机有四个状态：IDLE、RUN、PAUSE、RESET，分别对应计时器的四种状态。同时，我们也使用了一个分频器来将计时器的时钟信号分频，得到一个低速的时钟信号，用于控制七段数码管的显示。

在七段数码管的译码器中，我们将计数器的数值转换成了对应的七段码。这里只列出了0~9的情况，其他情况均使用全灭状态。

使用这个 verilog 代码进行综合和布局布线后，就可以将其烧录到 FPGA 中，实现基于 FPGA 的计时秒表了。