写一个基于FPGA的电子秒表，秒表有一个按钮，第一次按下按钮后开始计时，第二次按下后停止计时并保留本次计时，第三次按下后电子秒表复位，为下一轮计时准备，用六位八段数码管显示计时时间，计时范围0000.00~9999.99秒，计时精度为0.01秒的代码

基于FPGA的电子秒表设计涉及到复杂的数字逻辑电路，特别是定时器和计数器的组合以及状态机的设计。以下是一个简化版的Verilog代码示例，仅包括核心功能的概述：

module stopwatch_module(
    input wire clk,         // 主时钟输入
    input wire start_button, // 开始/暂停/复位按钮
    input wire reset,       // 复位信号
    output reg [7:0] display  // 六位八段数码管数据线
);

// 定义计数器和暂停标志
reg [15:0] count;
wire pause;

// 状态机定义
always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0;
        display <= 0;
        pause <= 0;
    end else if (start_button == 1'b1) begin
        if (!pause) begin
            count <= 0;
            pause <= 1'b1;
        end
    end else if (start_button == 1'b0 && pause) begin
        pause <= 1'b0;           // 按下一次解除暂停
        if (count < 2^14)        // 防止溢出
            count <= count + 1'b1;
    end else if (start_button == 2'b01) begin
        display <= 0;           // 第三次按下复位计数
        count <= 0;
        pause <= 1'b0;
    end
    // 更新显示，假设display[5:0]对应小数点前五位，[6:0]对应小数点后一位
    display <= {count[15:11], count[10:8], count[7:4], count[3:0], 'b0, count[14]};
end

endmodule

注意，这只是一个简化的概念代码，实际应用中还需要考虑数码管驱动、状态同步以及可能的时序调整。此外，你需要一个外部电路来控制数码管的显示模式。