基于FPGA的计时秒表设计的几个激励代码

以下是基于FPGA的计时秒表设计的几个激励代码：

1. 时钟模块

module clk_divider(
    input clk,
    output reg clk_divider_out
);

reg [27:0] count;

always @(posedge clk) begin
    count <= count + 1;
    if (count == 50000000) begin  // 50MHz时钟分频为1Hz
        clk_divider_out <= ~clk_divider_out;
        count <= 0;
    end
end

endmodule

该模块将输入的50MHz时钟分频为1Hz，并输出一个1Hz的时钟信号。

2. 计时模块

module timer(
    input clk,
    input reset,
    input start,
    output reg [31:0] time
);

reg [31:0] count;
reg [1:0] state;

always @(posedge clk) begin
    if (reset) begin
        count <= 0;
        time <= 0;
        state <= 2'b00;
    end else begin
        case (state)
            2'b00: begin  // 空闲状态
                if (start) begin
                    count <= 0;
                    state <= 2'b01;
                end
            end
            2'b01: begin  // 计时状态
                count <= count + 1;
                if (count == 50000000) begin  // 1秒钟计时一次
                    time <= time + 1;
                    count <= 0;
                end
                if (!start) begin
                    state <= 2'b10;
                end
            end
            2'b10: begin  // 暂停状态
                if (start) begin
                    state <= 2'b01;
                end
            end
            default: state <= 2'b00;
        endcase
    end
end

endmodule

该模块包含一个计时器，可以根据输入的时钟信号进行计时，并且提供启动和暂停计时的功能。当 `start` 输入为高电平时，计时器会进入计时状态，并且每1秒钟将计时值 `time` 加1。当 `start` 输入为低电平时，计时器会进入暂停状态，计时停止。当 `reset` 输入为高电平时，计时器会进入空闲状态，并清零计时值。

3. 数码管模块

module seven_seg_display(
    input clk,
    input reset,
    input [1:0] mode,
    input [31:0] time,
    output reg [6:0] seg
);

reg [31:0] count;
reg [1:0] state;
reg [3:0] digit;

always @(posedge clk) begin
    if (reset) begin
        count <= 0;
        state <= 2'b00;
        digit <= 4'b0000;
    end else begin
        case (state)
            2'b00: begin  // 空闲状态
                digit <= 4'b0000;
                if (mode == 2'b01) begin
                    state <= 2'b01;
                end
            end
            2'b01: begin  // 显示百位
                count <= count + 1;
                if (count == 5000) begin  // 每5ms切换一次
                    count <= 0;
                    if (digit == 4'b0000) begin
                        digit <= time[31:28];
                    end else begin
                        digit <= 4'b0000;
                        state <= 2'b10;
                    end
                end
            end
            2'b10: begin  // 显示十位
                count <= count + 1;
                if (count == 5000) begin
                    count <= 0;
                    if (digit == 4'b0000) begin
                        digit <= time[27:24];
                    end else begin
                        digit <= 4'b0000;
                        state <= 2'b11;
                    end
                end
            end
            2'b11: begin  // 显示个位
                count <= count + 1;
                if (count == 5000) begin
                    count <= 0;
                    if (digit == 4'b0000) begin
                        digit <= time[23:20];
                    end else begin
                        digit <= 4'b0000;
                        state <= 2'b01;
                    end
                end
            end
            default: state <= 2'b00;
        endcase
    end
end

always @(posedge clk) begin
    case (digit)
        4'b0000: seg <= 7'b1111111;
        4'b0001: seg <= 7'b0000110;
        4'b0010: seg <= 7'b1011011;
        4'b0011: seg <= 7'b1001111;
        4'b0100: seg <= 7'b1100110;
        4'b0101: seg <= 7'b1101101;
        4'b0110: seg <= 7'b1111101;
        4'b0111: seg <= 7'b0000111;
        4'b1000: seg <= 7'b1111111;
        4'b1001: seg <= 7'b1100111;
        default: seg <= 7'b1111111;
    endcase
end

endmodule

该模块包含一个数码管控制器，可以根据输入的计时值 `time` 和模式选择 `mode` 显示相应的数字。在模式1中，该模块显示时钟信号的秒计数。在模式2中，该模块显示计时器的计时值。每个数码管的显示将每5ms切换一次，以达到动态效果。当 `reset` 输入为高电平时，数码管控制器将进入空闲状态，并清空数码管显示。