基于FPGA的计时秒表设计代码

以下是一个基于FPGA的计时秒表设计代码（使用Verilog HDL语言编写）：

module stopwatch(
    input clk,
    input reset,
    input start,
    input stop,
    output reg [23:0] time
);

reg [23:0] count;
reg running;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0;
        running <= 0;
    end else if (running) begin
        count <= count + 1;
    end
end

always @(posedge clk or posedge reset) begin
    if (reset) begin
        time <= 0;
    end else if (start) begin
        running <= 1;
    end else if (stop) begin
        running <= 0;
        time <= count;
    end
end

endmodule

该设计使用一个计数器来跟踪经过的时间，并使用一个状态机来控制计时器何时开始和停止。当计时器开始时，running信号被设置为1，导致计数器增加。当计时器停止时，running信号设置为0，并将当前计数器值作为时间输出。