用Verilog语言设计一个基于fpga的数字秒表，

设计一个数字秒表可以分为以下几个步骤：

1. 确定计数器的位数：假设我们使用50MHz时钟，我们需要至少使用一个25位的计数器才能计时最长时间为2^25/50M=0.335秒。

2. 实现计数器：我们可以使用Verilog的内置计数器模块，也可以自己设计一个计数器模块。

3. 实现时钟分频器：为了让秒表的计时更加准确，我们需要将时钟分频。根据上面的例子，假设我们需要1Hz的时钟，因此我们需要将50MHz的时钟分频为50M/50M=1Hz。我们可以使用一个分频器模块来实现。

4. 实现控制模块：控制模块可以接收按钮的输入，然后控制秒表的开始、停止和清零。我们可以使用状态机来实现控制模块。

下面是一个简单的Verilog代码示例：

module stopwatch (
  input clk,
  input start,
  input stop,
  input clear,
  output reg [24:0] time
);

reg [24:0] count;
reg [1:0] state;

// 时钟分频器
reg [24:0] divider;
always @(posedge clk) begin
  if (divider == 50000000 - 1) begin
    divider <= 0;
  end else begin
    divider <= divider + 1;
  end
end

// 计数器
always @(posedge clk) begin
  if (state == 2'b00) begin // 停止状态
    count <= count;
  end else if (state == 2'b01) begin // 计时状态
    if (divider == 50000000 - 1) begin
      count <= count + 1;
    end
  end else if (state == 2'b10) begin // 复位状态
    count <= 0;
  end
end

// 控制模块
always @(*) begin
  if (clear) begin
    state <= 2'b10; // 复位状态
    time <= 0;
  end else begin
    case (state)
      2'b00: begin // 停止状态
        time <= count;
        if (start) begin
          state <= 2'b01; // 计时状态
        end
      end
      2'b01: begin // 计时状态
        time <= count;
        if (stop) begin
          state <= 2'b00; // 停止状态
        end else if (clear) begin
          state <= 2'b10; // 复位状态
        end
      end
      2'b10: begin // 复位状态
        time <= 0;
        if (start) begin
          state <= 2'b01; // 计时状态
        end
      end
    endcase
  end
end

endmodule

在这个示例中，我们使用了一个24位的计数器来计时，使用了一个状态机来控制秒表的状态。当 clear 输入为 1 时，秒表清零。当 start 输入为 1 时，秒表开始计时。当 stop 输入为 1 时，秒表停止计时。计时过程中，我们使用时钟分频器将 50MHz 的时钟分频为 1Hz，同时更新计数器的值。最后，我们将计数器的值保存到 time 寄存器中，以便输出给用户。