用verilog语言实现一个fifo

下面是一个使用 Verilog 语言实现的简单 FIFO：

module fifo (
  input clk,
  input rst,
  input wr_en,
  input rd_en,
  input [7:0] data_in,
  output reg [7:0] data_out,
  output reg empty,
  output reg full
);

parameter depth = 8;
reg [7:0] mem [0:depth-1];
reg [2:0] wr_ptr = 0;
reg [2:0] rd_ptr = 0;
reg [2:0] count = 0;

always @(posedge clk) begin
  if (rst) begin
    wr_ptr <= 0;
    rd_ptr <= 0;
    count <= 0;
    empty <= 1;
    full <= 0;
  end
  else begin
    if (wr_en && !full) begin
      mem[wr_ptr] <= data_in;
      wr_ptr <= (wr_ptr == depth-1) ? 0 : wr_ptr + 1;
      count <= count + 1;
      empty <= 0;
      full <= (count == depth);
    end
    if (rd_en && !empty) begin
      data_out <= mem[rd_ptr];
      rd_ptr <= (rd_ptr == depth-1) ? 0 : rd_ptr + 1;
      count <= count - 1;
      empty <= (count == 1);
      full <= 0;
    end
  end
end

endmodule

这个 FIFO 模块包含了一个基本的双向读写数据接口，同时也有空和满的标志输出。在模块中，我们使用了一个简单的阵列来实现存储。当写使能信号 wr_en 为高时，数据被写入到阵列中，并将写指针 wr_ptr 向前移动一个位置。当读使能信号 rd_en 为高时，数据被从阵列中读取，并将读指针 rd_ptr 向前移动一个位置。当 FIFO 完全满时，full 标志被设置为高，当 FIFO 完全空时，empty 标志被设置为高。

使用此代码，您可以实例化这个模块并将其用于您的 Verilog 设计中。