verilog产生8位随机数

在 Verilog 中，可以使用 $random 函数来生成随机数。为了产生8位随机数，可以使用以下代码：

module random_generator(
  input clk,
  input rst,
  output reg [7:0] rand_num
);

  always @(posedge clk or negedge rst) begin
    if(!rst) begin
      rand_num <= 8'b0;
    end else begin
      rand_num <= $random;
    end
  end

endmodule

在上述代码中，每当时钟上升沿到来或复位信号下降沿到来时，都会生成一个随机数并存储在 rand_num 寄存器中。注意：$random 函数在每次调用时都会生成一个不同的随机数，因此可以保证产生的随机数是真正随机的。