用verilog代码实现sram

本答案由AI语言模型自动生成。

以下是一个简单的 Verilog 代码实现静态随机存储器（SRAM）的示例：

module sram (
    input clk,         // 时钟信号
    input [9:0] addr,  // 地址信号
    input [7:0] data,  // 数据信号
    input wr_en,       // 写入使能信号
    input rd_en,       // 读取使能信号
    output [7:0] q     // 输出数据信号
);

    reg [7:0] mem [0:1023];  // 定义 1KB SRAM 存储空间

    always @(posedge clk) begin
        if (wr_en) begin     // 写入数据
            mem[addr] <= data;
        end else if (rd_en) begin  // 读取数据
            q <= mem[addr];
        end
    end

endmodule

上述代码声明了一个名为 `sram` 的模块，该模块包含一个时钟信号 `clk`、一个 10 位地址信号 `addr`、一个 8 位数据信号 `data`、一个写入使能信号 `wr_en`、一个读取使能信号 `rd_en` 和一个 8 位输出数据信号 `q`。

在 `sram` 模块内部，定义了一个 1KB 大小的 SRAM 存储空间 `mem`，使用一维数组来实现。在时钟上升沿触发的始终块中，根据使能信号 `wr_en` 和 `rd_en` 的状态，判断是写入数据还是读取数据，并在对应的地址上进行操作。

需要注意的是，此代码实现的 SRAM 是单端口的，即只能通过一个地址端口进行读写访问。如果需要实现双端口或多端口的 SRAM，需要使用不同的设计方法。