quartus 17.1设计一个2位十进制加法计数器代码 fpga

在Quartus II 17.1中设计一个2位十进制加法计数器的FPGA项目通常涉及到Verilog HDL语言编写硬件描述代码。以下是一个简单的示例代码，用于创建一个同步2位十进制加法计数器：

module decimal_counter_2bit #(parameter COUNT_WIDTH = 2) (
    input wire clk,        // 输入时钟信号
    input wire reset,       // 使能复位信号
    input wire [COUNT_WIDTH-1:0] in_data,   // 进入计数的输入数据
    output reg [COUNT_WIDTH-1:0] count_out     // 输出计数值
);

// 定义状态机变量
reg [COUNT_WIDTH-1:0] current_state, next_state;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        current_state <= 0;         // 当复位时，状态设为0
        count_out <= 0;
    end else begin
        // 根据当前状态和输入计算下一个状态
        case(current_state)
            0: begin
                if (in_data == 0) next_state = 0; // 如果输入为0，保持不变
                else next_state = 1'b1;          // 否则加1变为1
            end
            1: begin
                if (in_data == 0) next_state = 0; // 同理，如果输入为0，回到0
                else next_state = 2'b10;         // 其他情况加1变为10
            end
            2: begin
                if (in_data == 0) next_state = 0; // 满2后又回到0
                else                  // 向下溢出计数回零
                    next_state = 2'b00;
            end
        endcase
        
        // 更新状态和输出
        current_state <= next_state;
        count_out <= {current_state[COUNT_WIDTH-1], current_state[COUNT_WIDTH-2]};
    end
end

endmodule