十进制加法计数器quartus，fpgaDE2-115代码逻辑

Quartus是 Altera 公司的一款广泛使用的 FPGA 开发工具套件，它主要用于设计、仿真和编程基于FPGA (Field-Programmable Gate Array) 的硬件电路，包括像 DE2-115 这样的评估板。FPGADE2-115是一个集成了 Cyclone II EP2C15F484C 芯片的开发板，常用于学习 FPGAs 和 Verilog 或 VHDL 等硬件描述语言。

在一个简单的十进制加法计数器的 Quartus 设计中，你可能会编写类似这样的Verilog代码：

module decimal_counter (
    input wire clk,        // 时钟输入
    input wire reset,       // 重置信号
    input wire [3:0] in,   // 输入数据（四位二进制）
    output reg [3:0] out    // 输出数据
);

reg [3:0] count;         // 当前计数值

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0;
    end else if (clk) begin
        if (in == 0) begin      // 如果输入清零，则计数加一
            count <= count + 1;
        end else begin          // 否则，保持当前计数值不变
            count <= count;
        end
    end
end

assign out = count;     // 将计数值映射到输出端口
endmodule

这个模块会接收一个时钟信号 `clk` 和一个复位信号 `reset`，以及一个四位的输入 `in`。如果输入是0并且时钟上升沿触发，计数器就会递增；其他情况下计数器保持不变。最终，计数值将显示在 `out` 口上。