// SYS_CLK_FREQ表示输入时钟频率；TARGET_CLK_FREQ表示目标时钟频率；N表示计数器的位宽 module clkdiv #(parameter SYS_CLK_FREQ = 100_000_000, TARGET_CLK_FREQ = 10_000_000, N = 3)( input sys_clk, input sys_rst_n, output clk_out ); // 请在下面添加代码，对输入时钟（100MHz）进行10分频 // 代码量预计10~13行 /****** Begin ******/ /****** End ******/ endmodule

module clkdiv #(parameter SYS_CLK_FREQ = 100_000_000, TARGET_CLK_FREQ = 10_000_000, N = 3)(
input sys_clk,
input sys_rst_n,
output clk_out
);

// 计算分频系数
localparam DIV_FACTOR = SYS_CLK_FREQ / TARGET_CLK_FREQ;

reg [N-1:0] counter = 0;
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
counter <= 0;
clk_out <= 0;
end else if (counter == DIV_FACTOR-1) begin
counter <= 0;
clk_out <= ~clk_out;
end else begin
counter <= counter + 1;
end
end

endmodule

// 代码量预计为10~13行