module test; // Inputs reg A; reg B; reg Ci; // Outputs wire F; wire Co; // Instantiate the Unit Under Test (UUT) First_M uut ( .A(A), .B(B), .Ci(Ci), .F(F), .Co(Co) ); initial begin // Initialize Inputs A = 0; B = 0; Ci = 0; // Wait 100 ns for global reset to finish #100; // Add stimulus here A=0;B=0;Ci=0; #100 A=0;B=0;Ci=1; #100 A=0;B=1;Ci=0; #100 A=0;B=1;Ci=1; #100 A=1;B=0;Ci=0; #100 A=1;B=0;Ci=1; #100 A=1;B=1;Ci=0; #100 A=1;B=1;Ci=1; end endmodule

这是一个 Verilog 模块，名为 "test"。该模块包含三个输入（A、B、Ci）和两个输出（F、Co）。该模块实例化了一个名为 "First_M" 的模块，并将输入和输出连接到该模块的端口。在初始化以及100 ns 之后，该模块会为输入 A、B、Ci 添加不同的刺激，并等待每个刺激执行完成后再进行下一个刺激。