`timescale 1ns / 1ps module test_tb; // Inputs reg clk; reg reset; // Outputs wire [7:0] led; // Instantiate the Unit Under Test (UUT) led uut ( .clk(clk), .reset(reset), .led(led) ); always #10 clk =~clk; initial begin // Initialize Inputs clk = 0; reset = 1; // Wait 100 ns for global reset to finish #100; reset = 0; // Add stimulus here end endmodule 解释这段代码，并每一行都添加注释

这段代码是一个 Verilog 语言的测试模块，用于测试一个名为 "led" 的模块。以下是每一行的解释：

`timescale 1ns / 1ps       // 定义时间单位为1纳秒/1皮秒
module test_tb;             // 定义模块名为 test_tb
  // Inputs
  reg clk;                  // 定义输入信号 clk 为寄存器类型
  reg reset;                // 定义输入信号 reset 为寄存器类型

  // Outputs
  wire [7:0] led;           // 定义输出信号 led 为线网类型，宽度为8位

  // Instantiate the Unit Under Test (UUT)
  led uut (                 // 实例化被测模块 led，并将其命名为 uut
    .clk(clk),              // 连接输入信号 clk
    .reset(reset),          // 连接输入信号 reset
    .led(led)               // 连接输出信号 led
  );

  always #10 clk =~clk;     // 定义时钟信号 clk 为周期为20ns的反转信号

  initial begin             // 初始化模块
    // Initialize Inputs
    clk = 0;                // 初始化时钟信号 clk 为 0
    reset = 1;              // 初始化复位信号 reset 为 1

    // Wait 100 ns for global reset to finish
    #100;                   // 等待100ns，使全局复位完成

    reset = 0;              // 将复位信号 reset 置为 0

    // Add stimulus here    // 在此处添加刺激信号
  end
endmodule                   // 结束模块定义