`timescale 1ns / 1ps module debounce_tb; // Inputs reg sys_clk; reg sys_rst_n; reg key; // Outputs reg key_flag; reg key_value; // Instantiate the Unit Under Test (UUT) debounce z3 ( .sys_clk(sys_clk), .sys_rst_n(sys_rst_n), .key(key), .key_flag(key_flag), .key_value(key_value)); parameter CYCLE = 10; parameter RST_TIME = 20 ; initial begin sys_clk= 0; forever #(CYCLE/2) sys_clk=~sys_clk; end initial begin sys_rst_n = 0; #2; sys_rst_n= 1; #(CYCLE*RST_TIME); sys_rst_n = 0; end initial begin key= 0; forever #(CYCLE/2) key=~key; end initial begin key_flag= 0; forever #(CYCLE/2) key_flag=~key_flag; end initial begin key_value= 0; forever #(CYCLE/2) key_value=~ key_value; end endmodule

这是一个 Verilog 代码，用于测试 debounce 模块。其中，debounce 模块有四个输入：sys_clk, sys_rst_n, key 和一个输出：key_flag 和 key_value。在这个测试代码中，sys_clk 是一个时钟信号，sys_rst_n 是一个复位信号，key 是一个输入信号，key_flag 和 key_value 是输出信号。

这个测试代码的功能是模拟输入信号 key 的变化，并且将 debounce 模块的输出结果 key_flag 和 key_value 记录下来。同时，也对时钟信号和复位信号进行模拟，以保证测试环境的准确性。

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`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2023/05/26 19:43:15 // Design Name: // Module Name: debounce // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module debounce( input wire clk_50Hz, input reset, input btn_in, output btn_out ); reg btn0; reg btn1; reg btn2; assign btn_out=btn0 & btn1 & btn2 ; always@(posedge clk_50Hz or posedge reset) begin if(~reset) begin btn0<=1'b0; btn1<=1'b0; btn2<=1'b0; end else begin btn0<=btn_in; btn1<=btn0; btn2<=btn1; end end endmodule 基于这段代码写他的仿真文件

以下是基于该代码的仿真文件，可以使用Verilog仿真工具进行仿真：

`timescale 1ns / 1ps

module debounce_tb;

    // Inputs
    reg clk_50Hz;
    reg reset;
    reg btn_in;

    // Outputs
    wire btn_out;

    // Instantiate the Unit Under Test (UUT)
    debounce uut (
        .clk_50Hz(clk_50Hz), 
        .reset(reset), 
        .btn_in(btn_in), 
        .btn_out(btn_out)
    );

    initial begin
        // Initialize Inputs
        clk_50Hz = 0;
        reset = 1;
        btn_in = 0;

        // Wait for 10 ns to de-assert reset
        #10 reset = 0;

        // Simulate button press
        #10 btn_in = 1;

        // Wait for debounce time
        #30 btn_in = 0;

        // Simulate another button press
        #10 btn_in = 1;

        // Wait for debounce time
        #30 btn_in = 0;

        // Simulate third button press
        #10 btn_in = 1;

        // Wait for debounce time
        #30 btn_in = 0;

        // Simulate button release
        #10 btn_in = 0;

        // Wait for debounce time
        #30

        // End simulation
        $finish;
    end

    always #10 clk_50Hz = ~clk_50Hz;

endmodule

该仿真文件实例化了消抖模块，并使用一个时钟生成器、一个复位信号和一个模拟的按钮输入信号对其进行测试。仿真时间长达250ns，包括按钮按下、弹起和消抖等过程。仿真结果会产生一个单独的输出信号btn_out，表示经过消抖后的按钮状态。

module topdesign( input clk, // 输入时钟信号 input rst_n, // 输入复位信号 output reg div_clk, output reg [6:0] cnt, output reg [7:0] seg, // 数码管的段选信号 output reg [7:0] sel, // 数码管的位选信号 output reg o_trig ); // 实例化各个模块 shizhongfenpin div_clk_inst( .clk(clk), .clr(rst_n), .div_clk(div_clk), .cnt(cnt) ); xianshiqi seg_inst( .clk(clk), .rst_n(rst_n), .data(cnt), .seg(seg), .sel(sel) ); chufaxinhao trig_inst( .clk(clk), .rst(rst_n), .i_clk_en(div_clk), .o_trig(o_trig) ); huibojiance debounce_inst( .clk(clk), .rst(rst_n), .i_btn(o_trig), .o_btn(btn) ); endmodule、

这是一个Verilog HDL代码的模块实例化，其中包含了四个子模块的实例化。分别是：时钟分频模块shizhongfenpin、数码管显示模块xianshiqi、触发信号生成模块chufaxinhao和抖动检测模块huibojiance。这个模块的功能是通过数码管显示计数器的值，同时检测按钮是否被按下，如果被按下则产生触发信号o_trig。