verilog二进制除法器8bit除以4bit添加时钟信号的仿真代码

以下是一个添加时钟信号的 Verilog 代码，用于实现一个 8 位二进制除法器，其中被除数为 8 位，除数为 4 位，商为 4 位，余数为 4 位，并提供一个简单的仿真测试：

module divider(input clk, input [7:0] dividend, input [3:0] divisor, output reg [3:0] quotient, output reg [3:0] remainder, output reg done);
    reg [7:0] temp_dividend;
    reg [3:0] temp_quotient;
    integer i;
    
    always @(posedge clk) begin
        if(!done) begin
            temp_dividend = dividend;
            temp_quotient = 4'b0;
            for(i = 7; i >= 0; i = i - 1) begin
                temp_quotient = {temp_quotient[2:0], temp_dividend[i]};
                if(temp_quotient >= divisor) begin
                    temp_quotient = temp_quotient - divisor;
                    temp_dividend[i] = 1'b0;
                end else begin
                    temp_dividend[i] = temp_quotient[3];
                end
            end
            quotient = temp_quotient;
            remainder = temp_dividend[3:0];
            done = 1'b1;
        end
    end
endmodule

module divider_tb();
    reg clk;
    reg [7:0] dividend;
    reg [3:0] divisor;
    wire [3:0] quotient;
    wire [3:0] remainder;
    wire done;
    
    divider dut(clk, dividend, divisor, quotient, remainder, done);
    
    initial begin
        clk = 1'b0;
        dividend = 8'b11010110;
        divisor = 4'b1011;
        #10;
        dividend = 8'b10000000;
        divisor = 4'b1001;
        #10;
        dividend = 8'b11111111;
        divisor = 4'b1111;
        #10;
        dividend = 8'b01010101;
        divisor = 4'b0100;
        #10;
        $finish;
    end
    
    always #5 clk = ~clk;
    
    always @(posedge clk) begin
        if(done) begin
            $display("dividend = %b, divisor = %b, quotient = %b, remainder = %b", dividend, divisor, quotient, remainder);
            done = 1'b0;
        end
    end
endmodule

在这个测试中，我们添加了一个时钟信号 clk，并将除法器的计算过程放在时钟上升沿的时刻进行。同时，我们还添加了一个 done 信号，用于表示除法器的计算是否完成。在每次完成计算之后，我们会输出当前的被除数、除数、商和余数。

需要注意的是，这个测试中的时钟频率为 2ns，因此每个时钟周期内只能完成一次计算。如果需要提高计算速度，可以将时钟频率调高。