verilog二进制除法器8bit除以4bit仿真代码

以下是一个简单的 Verilog 代码，用于实现一个 8 位二进制除法器，其中被除数为 8 位，除数为 4 位，商为 4 位，余数为 4 位，并提供一个简单的仿真测试：

module divider(input [7:0] dividend, input [3:0] divisor, output [3:0] quotient, output [3:0] remainder);
    reg [7:0] temp_dividend;
    reg [3:0] temp_quotient;
    integer i;
    
    always @(*) begin
        temp_dividend = dividend;
        temp_quotient = 4'b0;
        for(i = 7; i >= 0; i = i - 1) begin
            temp_quotient = {temp_quotient[2:0], temp_dividend[i]};
            if(temp_quotient >= divisor) begin
                temp_quotient = temp_quotient - divisor;
                temp_dividend[i] = 1'b0;
            end else begin
                temp_dividend[i] = temp_quotient[3];
            end
        end
        quotient = temp_quotient;
        remainder = temp_dividend[3:0];
    end
endmodule

module divider_tb();
    reg [7:0] dividend;
    reg [3:0] divisor;
    wire [3:0] quotient;
    wire [3:0] remainder;
    
    divider dut(dividend, divisor, quotient, remainder);
    
    initial begin
        dividend = 8'b11010110;
        divisor = 4'b1011;
        #10;
        dividend = 8'b10000000;
        divisor = 4'b1001;
        #10;
        dividend = 8'b11111111;
        divisor = 4'b1111;
        #10;
        dividend = 8'b01010101;
        divisor = 4'b0100;
        #10;
        $finish;
    end
    
    always @(posedge clk) begin
        $display("dividend = %b, divisor = %b, quotient = %b, remainder = %b", dividend, divisor, quotient, remainder);
    end
endmodule

在这个测试中，我们对除法器进行了多组测试，分别测试了不同的被除数和除数。在每次测试之后，我们都会输出当前的被除数、除数、商和余数。需要注意的是，这个测试中并没有提供时钟信号，因此需要根据实际情况添加时钟信号。