verilog函数的重载

在 Verilog 中，函数可以被重载，就像在其他编程语言中一样。函数重载是指在同一作用域中定义具有相同名称但不同参数列表的多个函数。当调用函数时，编译器会根据传递给函数的参数列表中的参数类型和数量来确定要调用的函数。下面是一个简单的例子：

module test;

function int add(int a, int b);
  add = a + b;
endfunction

function int add(int a, int b, int c);
  add = a + b + c;
endfunction

initial begin
  $display("Result of add(2, 3) is %d", add(2, 3)); // Output: Result of add(2, 3) is 5
  $display("Result of add(2, 3, 4) is %d", add(2, 3, 4)); // Output: Result of add(2, 3, 4) is 9
end

endmodule

在上面的代码中，我们定义了两个名为 add 的函数，一个接受两个整数参数，另一个接受三个整数参数。在 initial 块中，我们分别调用这两个函数，并打印出它们的结果。

总之，Verilog 函数可以被重载，这使得我们可以使用相同的函数名称来处理不同类型和数量的参数。