verilog 写一个FIFO

好的，我可以帮你回答这个问题。这里是一个简单的 Verilog 代码实现了一个基本的 FIFO：

module fifo (
    input clk,
    input rst,
    input wr_en,
    input rd_en,
    input [7:0] din,
    output [7:0] dout
);

  parameter FIFO_DEPTH = 32;
  reg [7:0] mem [0:FIFO_DEPTH-1];
  reg [log2(FIFO_DEPTH)-1:0] wr_ptr;
  reg [log2(FIFO_DEPTH)-1:0] rd_ptr;
  reg [log2(FIFO_DEPTH)-1:0] count;
    
  always @ (posedge clk) begin
    if (rst) begin
      wr_ptr <= 0;
      rd_ptr <= 0;
      count <= 0;
    end
    else begin
      if (wr_en && (count < FIFO_DEPTH)) begin
        mem[wr_ptr] <= din;
        wr_ptr <= wr_ptr + 1;
        count <= count + 1;
      end
      if (rd_en && (count > 0)) begin
        dout <= mem[rd_ptr];
        rd_ptr <= rd_ptr + 1;
        count <= count - 1;
      end
    end
  end
  
endmodule

该 FIFO 模块有四个主要输入--时钟（clk），复位（rst），写使能（wr_en）和读使能（rd_en），以及两个主要输出--数据输入（din）和数据输出（dout）。

FIFO 模块使用 Verilog 参数定义了 FIFO 的深度（FIFO_DEPTH）。在本例中，FIFO 的深度为 32。

FIFO 模块还定义了一个 mem 数组作为 FIFO 的存储器，并使用 wr_ptr 和 rd_ptr 记录写指针和读指针的位置。count 变量用于记录 FIFO 内元素的数量。

在时钟的上升沿，FIFO 模块检查复位输入并更新 FIFO 模块状态。如果复位输入为高电平，则全部状态都被重置为初始值。

如果写使能和 FIFO 不满，则将输入数据写入到 mem 数组中，并将 wr_ptr 指向下一个位置。同时，要保持 count 计数器加 1。

如果读使能和 FIFO 非空，则 mem 数组中的数据被获取并通过输出信号 dout 发送到函数调用者。然后，将 rd_ptr 指向下一个位置并将 count 计数器减 1。

希望这个简单的代码能够对你有所帮助！