Verilog写一个fifo代码

以下是一个简单的FIFO（先进先出）代码示例，使用Verilog实现：

module fifo (
    input clk,
    input rst,
    input wr_en,
    input rd_en,
    input [7:0] data_in,
    output [7:0] data_out,
    output full,
    output empty
);

parameter DEPTH = 8;
reg [7:0] mem [0:DEPTH-1];
reg [2:0] wr_ptr;
reg [2:0] rd_ptr;
reg [2:0] count;

assign full = (count == DEPTH);
assign empty = (count == 0);
assign data_out = mem[rd_ptr];

always @(posedge clk) begin
    if (rst) begin
        wr_ptr <= 0;
        rd_ptr <= 0;
        count <= 0;
        mem <= '{8'h00};
    end else begin
        if (wr_en && !full) begin
            mem[wr_ptr] <= data_in;
            wr_ptr <= (wr_ptr == DEPTH-1) ? 0 : wr_ptr + 1;
            count <= count + 1;
        end
        if (rd_en && !empty) begin
            rd_ptr <= (rd_ptr == DEPTH-1) ? 0 : rd_ptr + 1;
            count <= count - 1;
        end
    end
end

endmodule

此FIFO模块具有以下端口：

- `clk`：时钟信号。
- `rst`：异步复位信号。
- `wr_en`：写入使能信号。
- `rd_en`：读取使能信号。
- `data_in`：写入数据。
- `data_out`：读取数据。
- `full`：FIFO是否已满。
- `empty`：FIFO是否为空。

此FIFO模块使用了一个深度为8的内存数组，以及3个指针：`wr_ptr`、`rd_ptr`和`count`。`wr_ptr`是写指针，指向下一个可用的内存单元；`rd_ptr`是读指针，指向下一个读取的内存单元；`count`是当前FIFO中的元素数。在每个时钟上升沿时，模块根据输入的写入和读取使能信号和FIFO的满空状态来更新指针和计数器，并将数据从内存数组中读取或写入。注意，在写指针或读指针达到内存数组末尾时，指针将回到数组开头。