Quartus II9.0版本VerilogHDL 简易数字时钟设计

以下是一个简易数字时钟的VerilogHDL设计：

module clock(
    input clk, // 时钟信号
    input reset, // 复位信号
    output reg [3:0] hour, // 小时数，4位二进制数
    output reg [5:0] minute, // 分钟数，6位二进制数
    output reg [5:0] second // 秒数，6位二进制数
);

reg [3:0] hour_count; // 小时计数器
reg [5:0] minute_count; // 分钟计数器
reg [5:0] second_count; // 秒计数器

always @(posedge clk or posedge reset) begin
    if (reset) begin
        hour_count <= 0;
        minute_count <= 0;
        second_count <= 0;
    end else begin
        if (second_count == 59) begin
            second_count <= 0;
            if (minute_count == 59) begin
                minute_count <= 0;
                if (hour_count == 23) begin
                    hour_count <= 0;
                end else begin
                    hour_count <= hour_count + 1;
                end
            end else begin
                minute_count <= minute_count + 1;
            end
        end else begin
            second_count <= second_count + 1;
        end
    end
end

assign hour = hour_count;
assign minute = minute_count;
assign second = second_count;

endmodule

这个时钟模块包含一个时钟信号和一个复位信号作为输入，以及三个输出，分别是小时数、分钟数和秒数。在时钟信号上升沿或复位信号上升沿时，根据计数器的值来更新输出的小时数、分钟数和秒数。当秒数计数器达到59时，将秒数计数器重置为0，并将分钟数计数器加1。当分钟数计数器达到59时，将分钟数计数器重置为0，并将小时数计数器加1。当小时数计数器达到23时，将小时数计数器重置为0。