输入reg [7:0] memory_out [0:720]数据，奇数位置数据输出至A口，偶数位置数据输出至B口的Verilog代码

以下是一种可能的Verilog代码实现：

module odd_even_split (
    input clk,
    input [7:0] memory_out [0:720],
    output reg [359:0] data_out_a, // 720/2 = 360
    output reg [359:0] data_out_b
);

reg [9:0] addr = 0; // 内存地址，初始为0
reg is_odd = 1; // 初始为奇数位置

always @(posedge clk) begin
    if (is_odd) begin
        data_out_a <= memory_out[addr];
    end else begin
        data_out_b <= memory_out[addr];
    end
    addr <= addr + 1; // 地址+1
    is_odd <= ~is_odd; // 奇偶位置交替
end

endmodule

在上述代码中，我们使用一个时钟信号来驱动数据的输入和输出。输入数据存储在数组`memory_out`中，数组下标范围为0到720，每个元素为8位。输出数据被分为两个部分，存储在`data_out_a`和`data_out_b`中。`addr`寄存器用于记录当前内存地址，初始为0。`is_odd`寄存器用于记录当前数据是奇数位置还是偶数位置，初始为奇数位置。在时钟上升沿时，将内存中对应地址的数据存储到对应的输出端口中，并将`addr`加1，以读取下一个数据。同时，将`is_odd`取反，以切换下一个位置的输出端口。

需要注意的是，该代码仅为示例代码，未考虑输入数据的有效性和数据输出的时序等问题。在实际应用中，还需要根据具体的需求进行修改和完善。