输入reg [7:0] memory_out [0:720]数据，奇数处数据输出至A口，偶数处数据输出至B口的Verilog代

以下是一种可能的Verilog代码实现：

module odd_even_split (
    input clk,
    input [7:0] memory_out [0:720],
    output reg [359:0] data_out_a, // 720/2 = 360
    output reg [359:0] data_out_b
);

reg [9:0] addr = 0; // 内存地址，初始为0

always @(posedge clk) begin
    if (addr % 2 == 0) begin // 判断地址是否为偶数
        data_out_b <= memory_out[addr];
    end else begin
        data_out_a <= memory_out[addr];
    end
    addr <= addr + 1; // 地址+1
end

endmodule

在上述代码中，我们使用一个时钟信号来驱动数据的输入和输出。输入数据存储在数组`memory_out`中，数组下标范围为0到720，每个元素为8位。输出数据被分为两个部分，存储在`data_out_a`和`data_out_b`中。`addr`寄存器用于记录当前内存地址，初始为0。在时钟上升沿时，判断当前地址是否为偶数，如果是偶数则输出到B口，否则输出到A口。同时，将`addr`加1，以读取下一个数据。

需要注意的是，该代码仅适用于内存地址表示奇偶性的情况，如果数据的某个位表示奇偶性，或者数据的排列方式不是连续的奇偶位置，需要根据具体情况进行修改。另外，该代码未考虑输入数据的有效性和数据输出的时序等问题，实际应用时还需要进行完善和优化。