用verilog产生一个随机数，随机范围是0，20，40，60 ，80，100

在Verilog中，可以使用系统函数和随机数生成器来产生一个随机数。以下是一个示例代码，用于产生一个随机数，范围为0、20、40、60、80和100：

module random_number_generator(
    input wire clk,
    output reg [6:0] random_number
);

reg [2:0] random_value;

always @(posedge clk) begin
    if ($random % 6 == 0)
        random_value <= 3'b000;
    else if ($random % 6 == 1)
        random_value <= 3'b100;
    else if ($random % 6 == 2)
        random_value <= 3'b010;
    else if ($random % 6 == 3)
        random_value <= 3'b110;
    else if ($random % 6 == 4)
        random_value <= 3'b001;
    else if ($random % 6 == 5)
        random_value <= 3'b111;
end

always @(posedge clk) begin
    case (random_value)
        3'b000: random_number <= 7'b0000000; // 0
        3'b100: random_number <= 7'b0010100; // 20
        3'b010: random_number <= 7'b0101000; // 40
        3'b110: random_number <= 7'b0111100; // 60
        3'b001: random_number <= 7'b1010000; // 80
        3'b111: random_number <= 7'b1100100; // 100
        default: random_number <= 7'b0000000; // Default to 0
    endcase
end

endmodule

在上述代码中，使用了Verilog的系统函数`$random`来生成一个随机数。通过对`$random`取模运算，可以将生成的随机数映射到指定的范围。根据取模的结果，将对应的值赋给`random_number`输出端口。