用 D触发器实现时钟 2 倍分频的 Verilog 描述。

使用D触发器实现时钟分频器，特别是用于二分频（将时钟频率减半），可以采用简单的反馈机制。在Verilog描述中，我们可以创建一个包含两个独立的D触发器的模块，每个触发器分别接收到原始时钟信号的一半。以下是基本的Verilog代码：

module clock_divider (
    input wire clk_i,      // 输入时钟信号
    output wire clk_o       // 输出分频后的时钟信号
);

// 第一个D触发器
always @(posedge clk_i) begin
    if (clk_i) begin
        d1 <= ~d1;     // D触发器翻转
    end else begin
        d1 <= d1;      // 非上升沿保持当前状态
    end
end

// 第二个D触发器，连接到第一个的Q输出
assign clk_o = d1;

// 另一个D触发器实例
reg [1:0] d1;       // 使用一个布尔变量表示D触发器的状态

endmodule