使用Verilog编写4选1多路选择器仿真代码

在Verilog中，一个4选1多路选择器通常用于根据输入信号的选择信号（select signal）将四个输入数据之一选择出来并输出。这里是一个简单的Verilog代码示例：

module four_to_one_MUX(
    input [3:0] select,     // 4位的选择信号
    input [3:0] data_in,   // 4个输入数据
    output reg data_out      // 输出的数据
);

// 生成组合逻辑电路
assign data_out = case(select)
    // 当select = 0时，选择data_in[0]
    4'b0000: data_in[0],
    // 当select = 1时，选择data_in[1]
    4'b0001: data_in[1],
    // 当select = 2时，选择data_in[2]
    4'b0010: data_in[2],
    // 当select = 3时，选择data_in[3]
    4'b0011: data_in[3],
    default: 8'hFF;          // 如果其他情况，默认输出FF（无效数据）
endcase;

endmodule

在这个例子中，`select`信号决定了选择哪一个`data_in`作为输出，`data_out`就是选择后的结果。