verilog设计d触发器

以下是一个Verilog设计D触发器的例子：

module d_ff(q, d, clk, rst);
    output q;
    input d, clk, rst;
    reg q;
    always @(posedge clk or negedge rst) begin
        if (~rst) begin
            q <= 1'b0;
        end else begin
            q <= d;
        end
    end
endmodule

该代码定义了一个D触发器模块，其中包含一个输出端口q和三个输入端口d、clk和rst。在时钟上升沿时，如果复位信号rst为低电平，则输出q被强制为低电平；否则，输出q被赋值为输入d的值。