d触发器verilog实现

以下是一个带同步复位端的D触发器的Verilog实现：

module d_ff_sync_reset(
    input clk,
    input reset,
    input d,
    output reg q
);

always @(posedge clk) begin
    if (reset) begin
        q <= 1'b0;
    end else begin
        q <= d;
    end
end

endmodule

其中，`clk`是时钟信号，`reset`是同步复位信号，`d`是数据输入信号，`q`是数据输出信号。在时钟上升沿时，如果复位信号为高电平，则输出为低电平；否则，输出为输入数据信号。