verilog case用法

Verilog中的case语句用于根据一个或多个输入信号的不同值，执行相应的操作。case语句可以有多个分支，每个分支对应一个可能的输入值。下面是case语句的基本用法示例：

module example_module (
    input wire [1:0] sel,
    output reg [3:0] out
);
    
always @* begin
    case(sel)
        2'b00: out = 4'b0000;
        2'b01: out = 4'b0001;
        2'b10: out = 4'b0010;
        2'b11: out = 4'b0011;
        default: out = 4'bXXXX; // 默认值
    endcase
end

endmodule

在上面的示例中，根据输入信号`sel`的不同值，分别对`out`信号进行赋值。如果`sel`为`2'b00`，则将`out`赋值为`4'b0000`；如果`sel`为`2'b01`，则将`out`赋值为`4'b0001`，以此类推。如果输入信号的值没有匹配的分支，那么可以使用`default`关键字来定义一个默认的操作。