case的用法verilog

在 Verilog 中，case 语句用于根据不同的输入值执行不同的操作。 case 语句的语法如下：

case (expression)
  value1: statement1;
  value2: statement2;
  ...
  default: statementN;
endcase

其中，expression 是一个表达式，表示需要进行判断的值。value1、value2 等是不同的输入值，可以是整数、参数或常量等。statement1、statement2 等是相应输入值对应的操作语句，可以是任何 Verilog 语句，如赋值语句、分支语句、循环语句等。default 子句是可选的，用于处理除了 value1、value2 等之外的其他输入值。

例如，下面的代码演示了使用 case 语句实现一个简单的选择器，根据输入的控制信号选择不同的输出信号：

module selector (input [1:0] ctrl,
                  input [7:0] in1,
                  input [7:0] in2,
                  output reg [7:0] out);
  always @*
    case (ctrl)
      2'b00: out = in1;
      2'b01: out = in2;
      2'b10: out = in1 & in2;
      2'b11: out = in1 | in2;
    endcase
endmodule

在上述代码中，case 语句根据输入信号 ctrl 的值选择不同的输出信号，当 ctrl 为 2'b00 时，输出 in1；当 ctrl 为 2'b01 时，输出 in2；当 ctrl 为 2'b10 时，输出 in1 与 in2 的按位与；当 ctrl 为 2'b11 时，输出 in1 与 in2 的按位或。