verilog语言描述一位全加器的代码

在Verilog语言中，描述一位全加器的代码通常包含输入端口、输出端口以及逻辑功能部分。这里是一个简单的例子：

module full_adder(
    input wire [1:0] A, B, // 输入端，A和B各占一位
    output reg [1:0] Sum, // 输出和Sum，占两位
    output wire Carry_out // 输出进位Carry_out
);
// 定义每一位全加法器的逻辑函数
always @(*) begin
    Sum[0] = A[0] ^ B[0]; // 第0位相加，异或逻辑
    Sum[1] = A[0] & B[0] | A[1] ^ B[1]; // 第1位相加，及非再异或
    Carry_out = (A[0] & B[1]) | (A[1] & B[0]); // 进位计算
end
endmodule

这个模块接受两个二进制输入(A和B)，通过异或(XOR)和与非(AND NOT)运算得到输出和Sum的每一位，并计算出进位(Carry_out)。`@(*)`说明这是一个总是块，用于定义组合逻辑。