用verilog语言，循环读入4个32位变量，存在4个变量里

在Verilog中，你可以使用循环结构来重复执行一段代码，例如读取数据并将其存储到变量中。以下是一个简单的示例，说明如何使用Verilog循环读取4个32位变量并将其存储到4个变量中：

module read_loop (
  input [7:0] data_in, // 输入数据，每个数据位宽为8位
  output reg [31:0] reg1, // 第一个变量
  output reg [31:0] reg2, // 第二个变量
  output reg [31:0] reg3, // 第三个变量
  output reg [31:0] reg4   // 第四个变量
);

reg [31:0] temp; // 临时寄存器
integer i;

always @(*) begin
  // 循环读取4个32位变量
  for (i = 0; i < 4; i = i + 1) begin
    temp = data_in; // 将输入数据复制到临时寄存器
    reg[i] = temp; // 将临时寄存器的值存储到相应的变量中
  end
end
endmodule

这个Verilog模块中，使用了一个`always`块来实现循环读取输入数据并将结果存储到相应的变量中。`for`循环从0开始，循环执行4次，每次读取一个32位的数据位并存储到相应的变量中。

你可以将上述代码作为参考，根据你的具体需求进行修改和扩展。请注意，Verilog是一种硬件描述语言，用于描述数字电路和系统的行为。在编写Verilog代码时，请确保遵循正确的语法和格式，并考虑到硬件实现的约束条件。