同步fifo verilog代码

以下是一个简单的同步 FIFO Verilog 代码：

module sync_fifo (
    input clk,
    input rst,
    input wr,
    input rd,
    input [7:0] data_in,
    output [7:0] data_out,
    output empty,
    output full
);

parameter depth = 16;
reg [7:0] mem [0:depth-1];
reg [3:0] wr_ptr = 0;
reg [3:0] rd_ptr = 0;
wire [3:0] next_wr_ptr = (wr_ptr == depth-1) ? 0 : wr_ptr+1;
wire [3:0] next_rd_ptr = (rd_ptr == depth-1) ? 0 : rd_ptr+1;
reg [3:0] count = 0;

always @(posedge clk) begin
    if (rst) begin
        wr_ptr <= 0;
        rd_ptr <= 0;
        count <= 0;
    end else begin
        if (wr && !full) begin
            mem[wr_ptr] <= data_in;
            wr_ptr <= next_wr_ptr;
            count <= count + 1;
        end
        if (rd && !empty) begin
            data_out <= mem[rd_ptr];
            rd_ptr <= next_rd_ptr;
            count <= count - 1;
        end
    end
end

assign empty = (count == 0);
assign full = (count == depth);

endmodule

该 FIFO 模块包含一个输入时钟 clk 和一个异步复位信号 rst。还有其他几个输入和输出端口，包括 wr 和 rd 信号，用于指示写入和读取数据，以及 data_in 和 data_out 端口，用于传输数据。此外，还有 empty 和 full 信号，用于指示 FIFO 是否为空或已满。

FIFO 深度由 depth 参数指定，可以根据需要进行更改。该 FIFO 使用了一个简单的循环缓冲区来存储数据。wr_ptr 和 rd_ptr 变量指示下一个写入或读取数据的位置。count 变量跟踪 FIFO 中当前存储的元素数量。当 FIFO 为空或已满时，empty 和 full 信号分别设置为 1。

在时钟上升沿时，FIFO 模块执行以下操作：

- 如果复位信号 rst 为 1，则将 wr_ptr，rd_ptr 和 count 变量重置为 0。
- 如果 wr 信号为 1 并且 FIFO 不满，则将 data_in 写入 mem 数组中的 wr_ptr 位置，并将 wr_ptr 更新为下一个位置，同时将 count 增加 1。
- 如果 rd 信号为 1 并且 FIFO 不为空，则将 mem 数组中的 rd_ptr 位置的数据读入 data_out，并将 rd_ptr 更新为下一个位置，同时将 count 减少 1。