写一个完整的同步FIFO的verilog代码

在Verilog语言中，同步FIFO（First-In-First-Out）通常是一个基于双端口RAM的数据结构，以下是一个简单的同步FIFO的Verilog代码示例：

module sync_fifo (
    input wire clk, // 时钟信号
    input wire rst_n, // 清零信号
    input [7:0] data_in, // 数据输入
    output reg [7:0] data_out, // 数据输出
    input wire write_en, // 写使能信号
    input wire read_en, // 读使能信号
    input wire fifo_full, // FIFO满标志
    input wire fifo_empty // FIFO空标志
);

parameter FIFO_SIZE = 8; // 定义FIFO大小

reg [FIFO_SIZE-1:0] w_data_reg; // 写数据寄存器
reg [FIFO_SIZE-1:0] r_data_reg; // 读数据寄存器
wire [FIFO_SIZE-1:0] next_w_data_reg; // 下一个写地址
wire [FIFO_SIZE-1:0] next_r_data_reg; // 下一个读地址

// 写操作部分
always @(posedge clk or posedge rst_n) begin
    if (!rst_n) begin
        w_data_reg <= {FIFO_SIZE{1'b0}};
    end else if (write_en && !fifo_full) begin
        w_data_reg[next_w_data_reg] <= data_in;
        next_w_data_reg <= (next_w_data_reg + 1) % FIFO_SIZE;
    end
end

// 读操作部分
always @(posedge clk or posedge rst_n) begin
    if (!rst_n) begin
        r_data_reg <= {FIFO_SIZE{1'b0}};
    end else if (read_en && !fifo_empty) begin
        data_out <= r_data_reg[next_r_data_reg];
        next_r_data_reg <= (next_r_data_reg + 1) % FIFO_SIZE;
    end
end

// 状态机部分
assign fifo_full = w_data_reg == r_data_reg;
assign fifo_empty = next_w_data_reg == next_r_data_reg;

endmodule

这个代码定义了一个8个元素的FIFO，当`write_en`有效并且`fifo_full`为假时写入数据，当`read_en`有效并且`fifo_empty`为假时读取数据。请注意，这只是一个基本的实现，实际应用中可能需要添加更多的错误处理和边界检查。