参数化同步fifo的verilog代码 来个稍微复杂点的例子

下面是一个参数化的同步FIFO的Verilog代码示例，它具有不同的宽度和深度参数：

module sync_fifo #(
  parameter DATA_WIDTH = 8, // 数据位宽
  parameter DEPTH = 16 // 深度
)(
  input clk, // 时钟信号
  input rst_n, // 复位信号
  input wr_en, // 写使能信号
  input rd_en, // 读使能信号
  input [DATA_WIDTH-1:0] wr_data, // 写数据信号
  output reg [DATA_WIDTH-1:0] rd_data, // 读数据信号
  output reg full, // FIFO已满信号
  output reg empty // FIFO为空信号
);

reg [DATA_WIDTH-1:0] buffer [0:DEPTH-1];
reg [4:0] head = 0;
reg [4:0] tail = 0;
reg [4:0] count = 0;

always @(posedge clk or negedge rst_n) begin
  if (!rst_n) begin
    head <= 0;
    tail <= 0;
    count <= 0;
    full <= 0;
    empty <= 1;
  end else begin
    if (wr_en && !full) begin
      buffer[head] <= wr_data;
      head <= head + 1;
      count <= count + 1;
      if (head == DEPTH) head <= 0;
      if (count == DEPTH) full <= 1;
      empty <= 0;
    end
    if (rd_en && !empty) begin
      rd_data <= buffer[tail];
      tail <= tail + 1;
      count <= count - 1;
      if (tail == DEPTH) tail <= 0;
      if (count == 1) empty <= 1;
      full <= 0;
    end
  end
end

endmodule

该FIFO模块使用基于寄存器的缓冲区来存储数据，并使用头尾指针和计数器来跟踪已写入和已读取的数据。当FIFO已满时，写入操作将被阻塞，当FIFO为空时，读取操作将被阻塞。