写出同步FIFO和异步FIFO的verilog代码

在Verilog语言中，同步FIFO (Synchronous FIFO) 和异步FIFO (Asynchronous FIFO) 都是用于存储和处理数据的模块。以下是简单的示例代码：

**同步FIFO (Synchronous FIFO)**:

module sync_fifo (
    input wire clk,       // 时钟信号
    input [7:0] data_in,  // 数据输入
    output reg [7:0] data_out,   // 数据输出
    input write_en,        // 写入请求
    input read_en,         // 读取请求
    input empty,           // 空闲标志
    input full             // 满位标志
);
...
endmodule

在这个例子中，`clk` 控制了读写操作，当 `write_en` 有效且空闲时写入数据，当 `read_en` 有效且非满时读取数据。

**异步FIFO (Asynchronous FIFO)**:

module async_fifo (
    input data_in,          // 数据输入
    output data_out,        // 数据输出
    input wr_en,            // 写入请求
    input rd_en,            // 读取请求
    output [1:0] fifo_empty,  // 空闲标志，高位表示是否为空，低位表示是否为半满
    output [1:0] fifo_full   // 满位标志，高位表示是否为满，低位表示是否为半满
);
...
endmodule

这里的数据传输不需要外部时钟，直接由`wr_en` 和 `rd_en` 控制。`fifo_empty` 和 `fifo_full` 提供了状态信息，以便用户知道何时可以读写。