写一个完整的异步FIFO的Verilog代码

在Verilog HDL中，一个简单的同步FIFO (First-In-First-Out) 可能看起来像这样。然而，为了实现异步操作，我们需要使用触发器和条件语句。这里是一个基本的异步FIFO的例子，它包括读端口（read_data、read_en）、写端口（write_data、write_en）以及一个存储信号数组：

module async_fifo (
    input wire clk,                // 主时钟
    input wire wr_en,              // 写使能信号
    input [7:0] write_data,       // 写入数据
    output reg [7:0] read_data,    // 读出数据
    input wire rd_en,              // 读使能信号
    input wire empty,              // FIFO是否为空信号
    input wire full                // FIFO是否已满信号
);

// FIFO存储单元的宽度和深度
parameter WIDTH = 8;
parameter DEPTH = 4;

reg [WIDTH-1:0] fifo [0:DEPTH-1];   // FIFO存储区
wire [WIDTH-1:0] next_wdata;       // 下一个写位置的数据暂存

always @(posedge clk or posedge wr_en) begin
    if (wr_en) begin
        if (!full) begin
            fifo[write_addr] <= write_data;
            write_addr <= write_addr + 1;  // 自动递增地址
        end else begin
            write_ack <= 1'b0;           // 发送忙标志
        end
    end
end

always @(posedge clk or posedge rd_en) begin
    if (rd_en) begin
        if (!empty) begin
            read_data <= fifo[read_addr];
            read_addr <= read_addr + 1;  // 自动递增地址
            read_ack <= 1'b1;             // 发送读取完成标志
        end else begin
            read_ack <= 1'b0;           // 发送空标志
        end
    end
end

assign empty = (read_addr == write_addr);  // 当读写指针相等时，表示FIFO空
assign full = (write_addr == (write_addr+1) % DEPTH);  // 当写指针等于满的位置时，表示FIFO满

endmodule