计算机基础移位寄存器实验

### 计算机基础移位寄存器实验概述

#### 实验目标
掌握移位寄存器的工作原理和设计方法，理解串并数据转换的概念和方法[^1]。

#### 实验环境配置
本实验需在装有ModelSim 和 VIVADO 的计算机上进行，并使用 Sword 实验系统作为硬件平台。这些工具用于编写、编译 Verilog HDL 代码以及进行功能仿真和物理验证。

#### 设计实现
采用 Verilog HDL 编写程序来创建一个8位带并行输入的右移移位寄存器。此过程涉及定义模块接口参数、内部信号声明及组合逻辑描述等内容。以下是简化版的设计思路：

module shift_register (
    input wire clk,
    input wire rst_n,
    input wire load,
    input wire [7:0] parallel_in,
    output reg [7:0] q_out
);
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        q_out <= 8'b0;
    else if (load)
        q_out <= parallel_in; // 并行加载数据
    else
        q_out <= {q_out[6:0], q_out[7]}; // 右移一位
end
endmodule

上述代码展示了如何利用 `always` 块响应时钟上升沿事件或复位低电平触发条件下的状态更新机制；当接收到有效装载指令 (`load`) 时，则将外部提供的并行数据赋给输出端口变量 `q_out`; 若无装载动作发生则执行向右侧移动操作。

#### 功能测试与调试
完成编码之后，在 ModelSim 中建立相应的测试台文件来进行行为级模拟，确保所开发的功能单元能够按照预期工作正常。接着生成适用于 FPGA 下载的目标网表文件并通过剑桥大学Sword板卡上的JTAG接口上传至器件内核运行最终版本电路实例化项目以检验其实际性能表现情况。

#### 结果分析
通过对仿真的波形观察记录下各个时刻的关键节点电压变化趋势曲线图并与理论计算所得数值对比评估误差范围内的合理性程度从而得出结论说明本次试验是否成功达到了既定的教学目的。