verilog 中case语句示例

在Verilog中，`case`语句用于根据输入条件选择执行一系列不同的代码块，通常配合`when`或`otherwise`关键字使用。下面是一个简单的`case`语句的示例：

module example_module (
    input wire signal,
    output reg result
);

always @(posedge signal) begin
    case(signal)
        0: result <= "00";      // 当signal为0时，result置00
        1: result <= "01";      // 当signal为1时，result置01
        2: result <= "10";      // 当signal为2时，result置10
        default: result <= "11";  // signal其他值时，result置11（默认情况）
    endcase
end

endmodule

在这个例子中，当`signal`信号变化时，会根据`signal`的值选择执行对应的`result`赋值操作。