verilog实现4bit约翰逊计数器

下面是一个Verilog代码示例，实现了一个4位约翰逊计数器：

module johnson_counter (
  input wire clk,
  input wire reset,
  output wire [3:0] q
);
  
  reg [3:0] q_reg;
  
  always @(posedge clk or posedge reset) begin
    if (reset)
      q_reg <= 4'b0000;
    else
      q_reg <= {q_reg[2:0], q_reg[3]};
  end
  
  assign q = q_reg;
  
endmodule

在这个例子中，模块 `johnson_counter` 有三个端口：`clk` 是时钟信号，`reset` 是复位信号，`q` 是四位输出信号。

在 `always` 块中，使用时钟信号 `clk` 的上升沿触发以及复位信号 `reset` 的上升沿触发来更新计数器的值。当复位信号为高电平时，计数器被清零；否则，计数器的值通过移位操作进行更新，其中最低位的值等于最高位的值。

最后，在 `assign` 语句中，将计数器的值赋给输出信号 `q`。

这个代码实现了一个4位约翰逊计数器，可以根据需要进行修改和扩展。