Verilog HDL实现利用DDS原理，设计基于FPGA的简易正弦信号发生器，其中频率分辨率：<10Hz， 信号波形：单极性正弦波 ，时钟频率：1MHz ，最大信号频率：5kHz， 频率设置：频率控制字M ，用最少位数的N和M实现设计 ，ROM表：长度8位、位宽8位

下面是一种基于DDS原理的Verilog HDL实现简易正弦信号发生器的设计方案：

module sin_gen(
  input clk,  // 时钟信号，1MHz
  input rst,  // 复位信号，高电平有效
  input [7:0] m,  // 频率控制字，8位
  output reg [7:0] sin_out  // 正弦波输出，8位
);

  reg [23:0] phase_acc;  // 相位累加器，24位
  reg [7:0] rom_out;  // ROM表输出，8位
  reg [7:0] rom [0:255];  // ROM表，长度8位、位宽8位

  // 初始化ROM表
  initial begin
    for (int i = 0; i < 256; i = i + 1) begin
      rom[i] = 8'h7F + 8'h7F * sin((2 * $PI * i) / 256);
    end
  end

  always @(posedge clk or posedge rst) begin
    if (rst) begin
      phase_acc <= 0;  // 复位相位累加器
      rom_out <= 8'h00;  // 复位ROM表输出
    end
    else begin
      // 相位累加器更新
      phase_acc <= phase_acc + ((1 << 24) * m) / 10000;
      // ROM表输出更新
      rom_out <= rom[phase_acc[23:16]];
    end
  end

  // 正弦波输出更新
  always @(posedge clk) begin
    sin_out <= rom_out;
  end

endmodule

该设计中，使用一个24位的相位累加器实现DDS原理，每个时钟周期，相位累加器的值增加一个频率控制字M，通过查表实现正弦波输出。ROM表的长度为256，位宽为8位，通过查表可以实现正弦波的输出。最大信号频率为5kHz，频率分辨率低于10Hz，满足要求。同时，该设计使用的N和M位数最少，为8位，可以实现低成本和低功耗。

需要注意的是，在实现该设计时，应根据实际FPGA芯片的规格和性能进行适当的调整和优化，以保证电路的正确性和稳定性。