verilog 写一个spi

module spi (
input wire clk, // 时钟信号
input wire rst, // 复位信号
input wire cs, // 片选信号
input wire mosi, // 主机输出从机输入信号
output wire miso, // 主机输入从机输出信号
output reg sck // 时钟输出信号
);

reg [7:0] tx_data; // 发送数据寄存器
reg [7:0] rx_data; // 接收数据寄存器
reg [2:0] bit_count; // 位计数器

always @(posedge clk or posedge rst) begin
if (rst) begin
bit_count <= 0;
sck <= 0;
tx_data <= 0;
end else begin
if (cs == 1'b0) begin
if (bit_count < 8) begin
sck <= ~sck;
tx_data[bit_count] <= mosi;
bit_count <= bit_count + 1;
end else if (bit_count == 8) begin
sck <= ~sck;
rx_data <= rx_data << 1;
rx_data[0] <= miso;
bit_count <= bit_count + 1;
end else begin
sck <= 0;
bit_count <= 0;
end
end else begin
sck <= 0;
bit_count <= 0;
end
end
end

endmodule