verilog实现一分四数据分割模块

以下是Verilog实现一分四数据分割模块的代码示例：

module one_to_four(input [3:0] in, output reg [15:0] out);

always @(*) begin
    out[3:0] = in[0];
    out[7:4] = in[1];
    out[11:8] = in[2];
    out[15:12] = in[3];
end

endmodule

上述代码中，输入端口为in，输出端口为out，其中in的位宽为4，out的位宽为16。在always块中，通过位选择符将输入数据in按位分割，然后赋值给输出数据out的不同位。通过这种方式，实现了一分四的数据分割功能。