将连续发送的100个一位串行数据转为并行十位数存到memory变量中的Verilog代码

以下是一个将连续发送的100个一位串行数据转为并行十位数存到 `memory` 变量中的 Verilog 代码示例：

module serial_to_parallel(
    input clk, //时钟信号
    input reset, //复位信号
    input serial_in, //一位串行数据输入信号
    output [9:0] parallel_data //并行十位数数据输出信号
);

reg [9:0] memory [0:9]; //大小为 10x10 的存储器，用于存储并行十位数数据
reg [6:0] count; //计数器，从0到99计数

always @(posedge clk or posedge reset) begin
    if (reset) begin
        for (i = 0; i < 10; i = i + 1) begin
            memory[i] <= 10'b0; //复位存储器
        end
        count <= 7'b0; //复位计数器
    end
    else begin
        if (count == 7'b1111111) begin //如果计数器计满了100次，将串行数据输入信号存入存储器
            for (i = 0; i < 9; i = i + 1) begin
                memory[i] <= memory[i+1];
            end
            memory[9] <= {memory[9][8:0], serial_in}; //将串行数据输入信号存入存储器的最低位
            count <= 7'b0; //重置计数器
        end
        else begin
            count <= count + 1; //计数器加一
        end
    end
end

assign parallel_data = memory[9]; //将存储器的最后一行输出到并行十位数数据输出信号

endmodule

在这个代码中，我们使用一个大小为 10x10 的存储器 `memory` 来存储输入的串行数据，并在计数器从 0 到 99 计数时将其存储到 `memory` 中。当 `reset` 信号为高电平时，我们将存储器和计数器重置为 0。每个时钟上升沿时，计数器加一，直到计数器计满了 100 次，我们将存储器中的数据向上移动一行，并将串行数据输入信号存入存储器的最低位。在下一次时钟上升沿时，计数器重新开始计数，直到下一组 100 个一位串行数据被存储到存储器中。最后，我们将存储器的最后一行（即并行十位数数据）输出到并行十位数数据输出信号 `parallel_data` 中。